多核|SoC改變|互連要求

1970年代，由于微處理器的問(wèn)世，利用分立式處理器、存儲控制器和I/O接口器件，在單塊電路板上就可以搭建出簡(jiǎn)單的計算系統。由板級總線(xiàn)來(lái)連接這些器件，而當需要更高性能時(shí)，把多塊電路板

組裝在一起，利用系統級總線(xiàn)通過(guò)背板提供卡間通信。這些電路板和系統互連協(xié)議都是專(zhuān)利性的。但隨后，專(zhuān)用的協(xié)議逐漸讓位于標準化協(xié)議，比如以太網(wǎng)、PCI Express 或RapidIO協(xié)議。

　　與此同時(shí)，集成電路>集成電路技術(shù)遵循摩爾定律，其包含晶體管的數目和速度以一定的代價(jià)不斷增加。這些趨勢共同大幅度推動(dòng)了處理器性能的提高。

　　迄今已有數代硅器件充分利用了這一良性周期。不幸的是，單核處理器的性能提高速度已開(kāi)始趨于下滑。造成這種下滑的最重要因素一直是功耗。晶體管越小，開(kāi)關(guān)速度越快。晶體管尺寸的縮小使

泄漏增加，導致靜態(tài)功耗的增大。同時(shí)，隨著(zhù)晶體管開(kāi)關(guān)速度的加快，動(dòng)態(tài)功耗也在增加。

　　這種不斷上升的功耗凸顯了目前硅工藝技術(shù)存在的幾個(gè)現實(shí)問(wèn)題。首先，單個(gè)處理器的性能受功率和系統功耗的限制。其次，晶體管預算在繼續增加，而可獲得的時(shí)鐘速率卻不然。

　　隨著(zhù)晶體管預算的持續增加，業(yè)界已迅速轉向帶有多個(gè)處理器內核的器件。這些器件還集成有內存控制器、應用加速器和I/O接口的器件，形成一個(gè)多核SoC。多核器件有望大大提高系統性能。

　　SoC器件的面世模糊了單個(gè)元件及其所實(shí)現的系統架構之間的界線(xiàn)。曾經(jīng)一個(gè)完整的計算系統需要一塊電路板來(lái)實(shí)現，而現在只需單個(gè)器件就能夠把多個(gè)這類(lèi)系統囊括在內。

　　向SoC器件的轉換改變了SoC和其它器件及網(wǎng)絡(luò )之間的互連要求。電路板和系統級互連最初基于總線(xiàn)共享，而且和以往的處理器一樣，采用一種類(lèi)似的方式來(lái)滿(mǎn)足對更高互連性能的要求：增加時(shí)鐘速

率，加寬總線(xiàn)帶寬。然而，蹈處理器之覆轍，最后同樣因物理效應的影響，總線(xiàn)上的器件數目不得不減少，從而催生出了總線(xiàn)分割、分層化拓撲和最終的點(diǎn)到點(diǎn)開(kāi)關(guān)網(wǎng)絡(luò )。

　　嵌入式系統>嵌入式系統常常被劃分為三個(gè)子系統功能：控制面板、數據面板和系統管理。當系統只包含一個(gè)計算系統時(shí)，系統級的通信流數目很有限。這是幸運的，因為按照定義，基于總線(xiàn)的互連只能容納一

個(gè)通信流。

　　QoS問(wèn)題

　　過(guò)去，為了提高系統性能，每一個(gè)功能采用一個(gè)專(zhuān)用處理器。隨著(zhù)多個(gè)并行通信流的出現，服務(wù)質(zhì)量(QoS)問(wèn)題急劇增加。為了更好地優(yōu)化帶寬并防止各個(gè)通信流之間產(chǎn)生干擾，在許多情況下都使用

了三種單獨的互連。在這些系統中，每一個(gè)處理器執行一個(gè)功能，并分別負責單個(gè)或最多很少幾個(gè)通信流。然而，多核SoC的問(wèn)世使這種局面大為改觀(guān)。由于每個(gè)內核分別處理各自的通信流，故有可能實(shí)

現每芯片多個(gè)通信流。

　　并行執行現有代碼，在單個(gè)多核SoC上實(shí)現控制、數據和管理面板功能的融合，這一近期目標預計將作為多核架構的權宜之計。其將在一個(gè)四核器件上產(chǎn)生至少三個(gè)以上的通信流。從長(cháng)遠來(lái)看，軟件

將支持多核，并回復到眾多內核執行離散數據或控制面板功能。在任一種情況下，不論何處采用多核SoC都將出現多個(gè)通信流。隨著(zhù)使用8、16甚至更多內核的下一代SoC的問(wèn)世，未來(lái)2~4年間，單個(gè)器件

能夠支持的通信流數目將大幅度增加。

　　目前的互連支持多個(gè)通信流嗎？答案是肯定的。通過(guò)在單個(gè)互連傳輸之前進(jìn)行多路復用，可支持任何數目的通信流。但仍存在兩大挑戰：在目的節點(diǎn)如何對通信流進(jìn)行多路分離，如何賦予每一個(gè)通

信流獨特的服務(wù)參數，比如保證帶寬以及平均或最差情況下的延時(shí)？

　　要解決這些問(wèn)題，協(xié)議需要具備好幾個(gè)功能。首先，這個(gè)協(xié)議必須能夠對各個(gè)通信流進(jìn)行差異化。換言之，應該能夠檢查線(xiàn)纜上的數據包，并決定其屬于哪一個(gè)通信流？其次，當數據包通過(guò)互連傳

輸時(shí)，必須能夠執行服務(wù)參數。這一點(diǎn)可以通過(guò)控制仲裁和流量控制來(lái)實(shí)現。例如，穩健的SoC需要多個(gè)通信流量控制機制，以限制互連上的一系列擁塞事件。這些機制可能包括鏈路到鏈路、端到端和進(jìn)

/出流量管理。

　　嵌入式系統中應用最廣泛的互連也許是以太網(wǎng)。以太網(wǎng)的可擴展性已在多年服務(wù)中得到了充分的證實(shí)�；�本的 Layer 2以太網(wǎng)幀只支持數據報類(lèi)型(datagram-style)的處理，而且沒(méi)有已定義的流量

差異化頭字段。但之后，從Layer 2的VLAN標簽到更廣泛的Layer 3 IP報頭中的“5 Tuples(五元組)”，各種流量差異化方法被放在最高層。其中，“五元組”方案可支持數百萬(wàn)個(gè)通信流。

　　不幸的是，對以太網(wǎng)而言，QoS已證實(shí)是一個(gè)更大的挑戰。這是因為只有一個(gè)有限的鏈路級PAUSE-幀協(xié)議可被采用，而缺乏廣獲采納的流量控制機制所致。在鏈路級之外，有少量這一問(wèn)題的解決方案

獲得牽引力，其中包括在Layer 2采用VLAN 優(yōu)先級標簽(802.1Q)，或在Layer 2 和Layer 3之間采用MPLS 報頭。

　　另一個(gè)問(wèn)題的出現是因為大部分在以太網(wǎng)上分層的方案往往都是采用軟件來(lái)實(shí)現的。由于硬件支持較少，可獲得的QoS參數受通信流通過(guò)軟件堆棧時(shí)產(chǎn)生的延時(shí)和延時(shí)抖動(dòng)所限制。

　　1999年定義的RapidIO互連規范代表了一種更先進(jìn)的系統互連方案。在該規范的開(kāi)發(fā)過(guò)程中，QoS曾是一個(gè)重要考慮事項，包含了好幾種流量控制機制，比如重試(retry)和基于信用(credit-based)的

鏈路級流量控制、端到端XON/XOFF和流量控制協(xié)議。

　　在嵌入式系統中廣獲采用的另一種互連技術(shù)是PCI Express (PCIe)。PCIe最初瞄準PC和服務(wù)器市場(chǎng)，支持配置、事件消息發(fā)送和讀寫(xiě)處理。這種技術(shù)在系統級的QoS支持很有限。在per-VC basis上有

穩健的基于信用的鏈路級流量控制，足以實(shí)現點(diǎn)到點(diǎn)通信。

　　在實(shí)際應用中，以太網(wǎng)可以實(shí)現穩健的流量差異化，但缺乏穩健的QoS特性。大多數PCIe實(shí)現方案都沒(méi)有流量差異化能力。PCIe的流量控制有限，似乎是面向未來(lái)多核器件準備最不足的器件。三者中

RapidIO潛力最大，因為它支持三個(gè)具有優(yōu)先級的通信流上的數百萬(wàn)個(gè)差異化流量，并支持穩健的QoS特性。

　　幸運的是，許多新興的多核SoC都支持多個(gè)外部互連協(xié)議。例如，飛思卡爾的8核QorIQ P4080就可以配置為支持這里提到的所有協(xié)議。

　　當系統只包含一個(gè)計算系統時(shí)，系統級的通信流數目很有限。在多核SoC中，由于每個(gè)內核分別處理各自的通信流，有可能實(shí)現每芯片多個(gè)通信流。