傳輸門(mén).CVSL邏輯電路設計要求

一．設計指標時(shí)間以24小時(shí)為一個(gè)周期；顯示時(shí)、分、秒；有校時(shí)功能，可以分別對時(shí)及分進(jìn)行單獨校時(shí)，使其校正到標準時(shí)間；計時(shí)過(guò)程具有報時(shí)功能，當時(shí)間到達整點(diǎn)前5秒進(jìn)行蜂鳴報時(shí)；為了保證計時(shí)的穩定及準確須由晶體振蕩器提供表針時(shí)間基準信號。

 
二．設計要求畫(huà)出電路原理圖（或仿真電路圖）；元器件及參數選擇；電路仿真與調試；PCB文件生成與打印輸出。

三．制作要求 自行裝配和調試，并能發(fā)現問(wèn)題和解決問(wèn)題。

 
四．編寫(xiě)設計報告 寫(xiě)出設計與制作的全過(guò)程，附上有關(guān)資料和圖紙，有心得體會(huì )。三、設計原理及其框圖1．數字鐘的構成數字鐘實(shí)際上是一個(gè)對標準頻率（1HZ）進(jìn)行計數的計數電路。由于計數的起始時(shí)間不可能與標準時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標準的1HZ時(shí)間信號必須做到準確穩定。通常使用石英晶體振蕩器電路構成數字鐘。