基于FPGA器件實(shí)現多頻鍵控調制電路的設計和仿真驗證研究

數字信號傳輸系統分為基帶傳輸系統和頻帶傳輸系統．頻帶傳輸系統也叫數字調制系統。數字調制信號又稱(chēng)為鍵控信號，數字調制過(guò)程中處理的是數字信號，而載波有振幅、頻率和相位3個(gè)變量，且二進(jìn)制的信號只有高低電平兩個(gè)邏輯量1和0，所以調制的過(guò)程可用鍵控的方法由基帶信號對載頻信號的振幅、頻率及相位進(jìn)行調制，最基本的方法有3種：正交幅度調制（QAM）、頻移鍵控（FSK）、相移鍵控（PSK）．根據所處理的基帶信號的進(jìn)制不同分為二進(jìn)制和多進(jìn)制調制（M 進(jìn)制）．多進(jìn)制數字調制與二進(jìn)制相比，其頻譜利用率更高。本文研究了基于FPGA的MFSK（多頻鍵控）調制電路的實(shí)現方法，并給出了MAX+PLUSII環(huán)境下的仿真結果。

1、 MFSK簡(jiǎn)介

MFSK系統是2FSK（二頻鍵控）系統的推廣，該系統有M個(gè)不同的載波頻率可供選擇，每一個(gè)載波頻率對應一個(gè)M進(jìn)制碼元信息，即用多個(gè)頻率不同的正弦波分別代表不同的數字信號，在某一碼元時(shí)間內只發(fā)送其中一個(gè)頻率。MFSK信號可表示為：

為載波角頻率，通常采用相位不連續的振蕩頻率，這樣便于利用合成器來(lái)提供穩定的信號頻率。圖1 為MFSK系統的原理框圖。在發(fā)送端，輸入的二進(jìn)制碼元經(jīng)過(guò)邏輯電路和串/并變換電路轉換為M進(jìn)制碼元，每k位二進(jìn)制碼分為一組，用來(lái)選擇不同的發(fā)送頻率。在接收端，當某一載波頻率到來(lái)時(shí)，只有相應頻率的帶通濾波器能收到信號，其它帶通濾波器輸出的都是噪聲。抽樣判決器的任務(wù)就是在某一時(shí)刻比較所有包絡(luò )檢波器的輸出電壓，通過(guò)選擇最大值來(lái)進(jìn)行判決。將最大值輸出就得到一個(gè)M進(jìn)制碼元，然后，再經(jīng)過(guò)邏輯電路轉換成k位二進(jìn)制并行碼，再經(jīng)過(guò)并/串變換電路轉換成串行二進(jìn)制碼，從而完成解調過(guò)程。

圖1 MFSK系統原理框圖

2、 MFSK調制電路的FPGA實(shí)現

2.1 基于FPGA的MFSK調制電路方框圖

調制電路方框圖如圖2所示�；鶐�信號通過(guò)串/并轉換得到2位并行信號；四選一開(kāi)關(guān)根據兩位并行信號選擇相應的載波輸出（例中M取4）。

圖2 MFSK調制電路方框圖

2.2 MFSK調制電路VHDL程序

調制電路VHDL關(guān)鍵代碼如下：

entity MFSK is

port（clk ：in std_logic; --系統時(shí)鐘

start ：in std_logic; --開(kāi)始調制信號

x ：in std_logic; --基帶信號

y ut std_logic）; --調制信號

end MFSK;

architecture behav of MFSK is

signal q ：integer range 0 to 15; --計數器

signal f ：std_logic_vector（3 downto 0）; --分頻器

signal xx:std_logic_vector（1 downto 0）; --寄存輸入信號x的2位寄存器

signal yy:std_logic_vector（1 downto 0）; --寄存xx信號的寄存器

begin

process（clk） --此進(jìn)程過(guò)對clk進(jìn)行分頻，得到4種載波信號f3、f2、 f1、f0。

begin

if clk‘event and clk=’1‘ then

if start=’0‘ then f elsif f=“1111” then f else f end if;

end if;

end process;

process（clk） --對輸入的基帶信號x進(jìn)行串/并轉換，得到2位并行信號的yy

begin

if clk’event and clk=‘1’ then

if start=‘0’ then q elsif q=0 then q elsif q=8 then q else q end if;

end if;

end process;

process（clk，yy） --此進(jìn)程完成對輸入基帶信號x的MFSK調制

begin

if clk‘event and clk=’1‘ then

if start=’0‘ then y elsif yy=“00” then y elsif yy=“01” then y elsif yy=“10” then y else y end if;

end if;

end process;

end behav;

2.3 仿真結果

MAX+PLUSII環(huán)境下的仿真結果如圖3所示。

圖3 MFSK調制程序仿真結果

注：中間信號yy與輸出調制信號y的對應關(guān)系：“00”=f3；“01”=f2；“10”=f1；“11”=f0。

3、 結束語(yǔ)

多進(jìn)制數字調制技術(shù)與FPGA的結合使得通信系統的性能得到了迅速的提高。本文基于FPGA實(shí)現了MFSK調制電路部分，限于篇幅，沒(méi)有對解調部分的電路進(jìn)行討論。在實(shí)際應用中，完全可以把調制部分和解調部分電路都集成到一片FPGA芯片內，這樣即提高了FPGA內部結構的利用率，又可以降低系統的成本。容－源－電－子－網(wǎng)－為你提供技術(shù)支持